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Triple Timer Module
23
23
0
0
Timer Prescaler Load
Register (TPLR)
TPLR = $FFFF83
Timer Prescaler Count
Register (TPCR)
TPLR = $FFFF82
23
22
21
20
19
18
17
16
TCF TOF
Timer Control/Status
Register (TCSR)
15
14
13
12
11
10
9
8
TCSR0 = $FFFF8F
PCE
DO
DI
DIR
TRM INV
TCSR1 = $FFFF8B
TCSR2 = $FFFF87
7
6
5
4
3
2
1
0
TC3
23
TC2 TC1 TC0
TCIE TOIE
TE
0
Timer Load
Register (TLR)
TLR0 = $FFFF8E
TLR1 = $FFFF8A
TLR2 = $FFFF86
23
23
0
0
Timer Compare
Register (TCPR)
TCPR0 = $FFFF8D
TCPR1 = $FFFF89
TCPR2 = $FFFF85
Timer Count
Register (TCR)
TCR0 = $FFFF8C
Reserved bit. Read as 0. Write with 0 for future compatibility
TCR1 = $FFFF88
TCR2 = $FFFF84
Figure 9-20. Timer Module Programming Model
9.4.2 Timer Prescaler Load Register (TPLR)
The TPLR is a read/write register that controls the prescaler divide factor (that is, the number that
the prescaler counter loads and begins counting from) and the source for the prescaler input
clock.
23
11
PL11
22
PS1
10
PL10
21
PS0
9
PL9
20
PL20
8
PL8
19
PL19
7
PL7
18
PL18
6
PL6
17
PL17
5
PL5
16
PL16
4
PL4
15
PL15
3
PL3
14
PL14
2
PL2
13
PL13
1
PL1
12
PL12
0
PL0
— Reserved bit. Read as 0. Write to 0 for future compatibility
Figure 9-21. Timer Prescaler Load Register (TPLR)
DSP56311 User’s Manual, Rev. 2
9-22
Freescale Semiconductor
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